[디지털 시스템 회로 설계] 순차논리회로 분석 및 설계

순차 논리회로

- 출력은 입력과 순차회로의 현재 상태에 관한 함수

- 현재 상태는 기억소자에 의해 주어짐

 

순차 회로의 두 유형

- 동기식(syncronous) : 규정된 각 시점에서의 입력신호만 이용하여 출력 결정

- 비동기식(asyncronous) : 모든 시점에서의 입력신호에 대해 출력 결정, 입력 신호가 변하는 순간에 출력도 변함

클럭 펄스

- 동기식 순차회로에서 동기화를 이루는 규정된 시점을 알려주는 신호

클럭에 동기화된 순차회로 (Clocked sequential circuit)

- 저장요소의 입력으로 클럭 신호를 사용하여 동기화를 맞추는 순차회로

플립플롭 (flip-flops)

- 클럭형 순차회로에 쓰이는 저장소자

- 한 비트의 정보를 저장할 능력을 갖는 2진 저장소자

- 여러 비트를 저장하려면 여러 개의 플립플롭 사용

- 출력이 단지 클럭 에지에서만 변화

 

저장요소

트리거(trigger) : 제어신호의 순간적인 변화

플립플롭이 트리거하다 : 플립플롭의 상태가 바뀌다.

 

래치 (Latches)

- 플립플롭을 구성하는 기본적인 회로

- 2진 정보를 저장하는데 유용한 회로

- 비동기식 순차회로에 유용하게 쓰임

- 동기식 순차회로에는 사용되지 않음 (클럭 펄스가 들어가지 않음)

 

SR 래치

• 2개의 교차결합된 NOR게이트로 구성

S=1,R=0 이면 Q=1(세트)

S=0,R=1 이면 Q=0(리세트)

S=0,R=0 이면 변화없음(상태유지)

S=1,R=1 Q=Q′=0 (정의되지 않음, 만약 다음 입력들이 00이 되면 Q와 Q’은 1과 0을 반복하므로)

 

R'S' 래치

• NOR 래치의 보수값을 입력으로 사용

 

제어 입력을 가진 SR 래치

• 2개의 NAND 게이트에 제어 신호를 결합

En = 0 (변화없음), En = 1 (SR 래치로 동작)

 

D 래치

- SR 래치에서 정의되지 않았던 상태를 해결

- En = 1 이면, 출력값은 D 의 값과 같다.

 

마스터-슬레이브 D 플립플롭

하강 에지 트리거 D 플립플롭

- 하강 에지 트리거 D 플립플롭 (상승 에지는 위 회로에서 not기호를 좌측으로)

Clk=0 : 마스터 정지, 슬레이브 동작. 출력은 입력의 상태에 영향 받지 않음.

Clk=1 : 마스터 동작, 슬레이브 정지

 

즉, Q는 하강 에지에서만 입력 D의 동작을 따른다.

 

[예제] 위 마스터-슬레이브 D플립플롭(하강 에지 트리거 D플립플롭)의 D와 Clk의 입력 흐름이 다음과 같을 때 출력 Q의 흐름 구하기

Q는 클럭이 하강 에지에서만 입력 D의 흐름을 따름.

 

클럭 에지와 입력에 따른 출력 예시

(1) 클럭 0, 입력 0, 출력은 마지막 상승 에지에서의 (변화된)입력 값. 현재는 알 수 없음

(2) 클럭 1, 입력 0, 상승 에지이므로 출력 상태가 변화함.

(3) 클럭 1, 입력 1, 에지 변화 없으므로 이전 상태 유지함.

(4) 클럭 0, 입력 1, 출력은 마지막 상승 에지에서의 (변화된)입력 값. 현재는 알 수 없음

(5) 클럭 1, 입력 1, 상승 에지이므로 출력 상태가 변화함.

(6) 클럭 1, 입력 0, 에지 변화 없으므로 이전 상태 유지함.

 

클럭형 순차 회로 분석

- 입력, 출력과 플립플롭의 상태를 시간 순서에 따라 정리한 표(도표)를 통해 분석

- 클럭에 동기화된 순차회로의 동작은 입력, 출력, 플립플롭의 현재 상태에 따라 결정

- 출력과 다음 상태의 값은 입력과 현재 상태의 값에 대한 함수

- 회로도에서 시작해서 상태표(상태도표) 에서 끝남.

- 회로도 => 입력식 => 상태식(출력식) => 상태표(상태도표)

 

플립플롭 특성표 (characteristic table)

상태식

- 현재 상태와 입력값에 의해 플립플롭의 다음 상태를 규정하는 식

상태표

- 현재상태와 입력에 대하여 다음상태와 출력을 기술

- 두 가지 유형의 상태표가 있음

상태도표

- 흐름도의 일종

- 상태표로부터 얻음 (상태표를 더 알아보기쉽게한)

- 원(상태), 선(전이), 입력/출력으로 이루어짐

 

설계 절차

설계 단계

1) 요구되는 규격으로부터 회로의 상태도를 구한다.

2) 필요하면 상태의 수를 줄인다.

3) 각 상태에 2진값을 할당한다.

4) 이진수로 코드화된 상태표를 구한다.

5) 사용할 플립플롭의 종류를 선택한다.

6) 플립플롭의 입력식과 출력식을 구한다.

7) 논리도를 그린다.

상태도표 => 상태표 => 여기표 => 입력식(출력식) => 회로도

 

상태지정의 종류

 

상태 축소와 할당

상태 축소(state reduction)

- 순차회로의 설계 과정에서 플립플롭의 수를 줄이는 것

- 순차회로의 입/출력의 순차적 변화는 그대로 유지 해야 함.

- 두 상태가 등가이면 하나는 제거할 수 있음.

-> 두 상태가 모든 경우의 입력에 대하여 같은 출력을 내보내고, 다음 상태도 같다면 ‘등가’임.

상태 e와 g를 병합가능

상태 d와 f를 병합 가능

결과

축소 전 상태도표

축소된 상태도표

 

 

 

자료참조 - Digital Design 6th Morris Mano